generate (1) 썸네일형 리스트형 generate와 반복문 이번 포스트는 generate와 반복문을 다룬다. Verilog를 쓰다보면 1000개쯤 되는 reg 변수들을 초기화한다고 하는 반복적인 상황에 처할 때가 있다. 전체 코드에서 대부분을 재활용하고 나머지 부분을 용도에 따라 다르게 사용해야 하는 경우도 있다. 전자의 상황에서는 반복문을 쓰는게 쓰기도 편하고 가독성도 좋다. 후자에서는 generate를 사용하면 편하게 사용이 가능하다. 반복문의 경우 흔히 C에서 사용하는 for, while 등과 생소한 forever, repeat가 Verilog에서 사용된다. 4개 가운데 for문이 자주 사용되는데, 오늘은 이 for문을 주로 살펴볼 것이다. 합성 가능한 for문은 아래와 같은 경우에 사용한다. 1. 반복적인 병렬 assignment 구문 2. 반복적인 병렬.. 이전 1 다음
